субота, 15 серпня 2020 р.

Реалізація прийому в синхронному та асинхронному режимі на FPGA

У другій частині нашого циклу [1...3] ми навчили ПЛІС роботі з UART інтерфейсом і здавалося б на цьому можна було закрити питання організації зв'язку між нижнім та верхнім рівнями. Однак сам UART по суті надмірний, та й не завжди є необхідність (або можливість) використовувати драйвери інтерфейсів UART TTL/RS-232/RS-485. Наприклад, є менш «жорсткий» LVDS інтерфейс, який не менш схиблений, бо заснований на використанні диференціальної лінії передачі. Сучасні драйвери LVDS випускаються промисловістю як застосування на невеликі відстані (десятки сантиметрів), і на відстані до кількох сотень метрів. Адже нам ніщо не заважає підключити на вихід ПЛІС LVDS** [4] передавач, наприклад SN65LVDS31 [5], а на приймальній стороні LVDS приймач SN65LVDS32 [6] і працювати зі звичними TTL рівнями відразу по декількох каналах? Звісно ні...